GNDベタ塗りパタンを追加してガーバーデータ出力しました
ｆｕｓｉｏｎのサイトにアップしていざ発注ボタンをポチッとしそうになったんですが、何か虫の知らせか思い直して再度、紙に版下印刷してみたら何とＳＲＡＭのＴＳＯＰの幅が足りりていません。
これはヤバかったです。使えない基板作るところでした・・・
当初、幅を12mmくらいのものでしたが14ｍｍにフットプリントを修正。
ついでにデザインルールを見直したらそこでもやらかしてました。
fusionの最小ドリル径は0.3mmとされていますがビアドリル径を0.2mmの設定になっていました。
発注時に最小ドリル径0.2mmというオプション指定もあるのですが製造コストが急激に上がります。
黙って出したらどうなるか分かりませんがこれは直しておきます。
単位系もｉｎｃｈに変更しておきました
・ライン幅 ０．２ｍｍ → ６ｍｉｌ （約０．１５ｍｍ） fusion製造下限
・クリアランス ０．２ｍｍ → ６ｍｉｌ （約０．１５ｍｍ） fusion製造下限
・ビア径 ０．６ｍｍ → ２４ｍｉ （約０．６１ｍｍ）
ビアドリル１２ｍｉｌ＋アニュラリング６ｍｉｌ×２
・ビアドリル径 ０．２ｍｍ → １１．８ｍｉｌ（０．３ｍｍ） fusion製造下限
これでまた何時間もオートルータをぶん回すのかと思いきや、意外にも２０分くらいでルーチングは解決。
その後最適化でも数時間でビア数が２９８個まで落ち着きました
最初の設計ルールだとビア数４４５で手を打ったのでこれは２／３の大激減です。
これデザインルールの何が功を奏したのかと云うとライン幅とクリアランスを小さくしたことでＩＣピン間２本通しが可能になったことが効きました。
以下はＰＬＣＣ数珠つなぎあたりの拡大ですが対応前(上）に比べ対応後（下）では配線がスッキリし、ビアも大幅に減っているのがわかります
