GNDベタ塗りパタンを追加してガーバーデータ出力しました
![イメージ 1](https://cdn-ak.f.st-hatena.com/images/fotolife/O/O3I/20190804/20190804203826.jpg)
fusionのサイトにアップしていざ発注ボタンをポチッとしそうになったんですが、何か虫の知らせか思い直して再度、紙に版下印刷してみたら何とSRAMのTSOPの幅が足りりていません。
これはヤバかったです。使えない基板作るところでした・・・
当初、幅を12mmくらいのものでしたが14mmにフットプリントを修正。
ついでにデザインルールを見直したらそこでもやらかしてました。
fusionの最小ドリル径は0.3mmとされていますがビアドリル径を0.2mmの設定になっていました。
発注時に最小ドリル径0.2mmというオプション指定もあるのですが製造コストが急激に上がります。
黙って出したらどうなるか分かりませんがこれは直しておきます。
単位系もinchに変更しておきました
・ライン幅 0.2mm → 6mil (約0.15mm) fusion製造下限
・クリアランス 0.2mm → 6mil (約0.15mm) fusion製造下限
・ビア径 0.6mm → 24mi (約0.61mm)
ビアドリル12mil+アニュラリング6mil×2
・ビアドリル径 0.2mm → 11.8mil(0.3mm) fusion製造下限
これでまた何時間もオートルータをぶん回すのかと思いきや、意外にも20分くらいでルーチングは解決。
その後最適化でも数時間でビア数が298個まで落ち着きました
![イメージ 2](https://cdn-ak.f.st-hatena.com/images/fotolife/O/O3I/20190804/20190804203830.jpg)
最初の設計ルールだとビア数445で手を打ったのでこれは2/3の大激減です。
これデザインルールの何が功を奏したのかと云うとライン幅とクリアランスを小さくしたことでICピン間2本通しが可能になったことが効きました。
以下はPLCC数珠つなぎあたりの拡大ですが対応前(上)に比べ対応後(下)では配線がスッキリし、ビアも大幅に減っているのがわかります
![イメージ 3](https://cdn-ak.f.st-hatena.com/images/fotolife/O/O3I/20190804/20190804203836.jpg)
![イメージ 4](https://cdn-ak.f.st-hatena.com/images/fotolife/O/O3I/20190804/20190804203840.jpg)