ロジック変更

CPLD内でCPUへの信号線を制御するレジスタまわりの回路を変更しました。リセット解除時に/A20M、/KEN、/FLUSH、/IGNFEがネゲートされるように出力を反転。あと意図しない時に勝手に出力が変わってしまうのは、これは完全にロジック設計ミスでアドレスデコードに/IOWRをANDしてないためでした。こちらはANDゲートを追加しました

あと残はウェイトコントローラですがROM、I/Oアクセス時とSRAMアクセス時でwait数を変えるという回路がなかなかうまくいかず検討中です