QuartusⅡが出力したピンアウトをCPLD周りの回路図に書き戻しました
ピン配置は機能グループとは関係なくバラバラですがおそらくコンパイラがフロアプランで最適化していると思われ、そのまま接続しておきます。ヘタにピン再配置するとフィッティングできなくなるかもしれません。
さらに電源、メモリ・I/O関係のバス接続もすませ全ての部品を100×100mmの基板にざっくりと配置したところです
まだ部品同士の外形の干渉確認、配置の最適化はしていないですがラッツネストがえらいことになってます。とくにCPU-ROM-SRAMのバス接続がぐちぐちゃでルーティングが果たしてできるのかかなり心配です
