脇道プロジェクトのTMS3631ボードの方が先に基板設計できてしまいあとは発注にまでこぎつけたので放置していたi486DXボードの設計を再開しました。
いままでCPUボードで使っているプログラマブルデバイス：CPLDとかGALはハード的にまず適当に接続しておき、ハードが出来上がってから「その接続に合わせた内部ロジック」を設計するという手順でしたが、今回は使用するデバイス自体にロジックが入りきるか、ピン数が足りるかわかりません。そのため既存ボードでXC95108とXC9572の2個のCPLDに押し込んでいたグルーロジックをEPM7064に移植することから始めます。
必要最低限のロジック機能をQuartusⅡで回路図入力しました。
クロックジェネレータとバスセレクト回路：
バスコントロール信号のデコード：
メモリ空間についてはイメージが大量に出ること承知で引き込むアドレス線を大幅に減らし上位4ビットとしました。
これにより
RAM空間：0x00000000-0x0FFFFFFF（256Mbyte）
ROM空間：0xF0000000-0xFFFFFFFF（256Mbyte）
がアサインされます
これを一気にコンパイル・・
やはりピン数が不足(103%)でエラーになってしまいます。EPM7064はPLCC44ピン。そのうち8本が電源ピンなのでI/Oピンは残り36本になります。ただしそのうち4本はJTAG用に専有されるので実質32本です。回路入力で既に33本消費しているので要らない信号線は削除しなければなりません。一方マクロセルの方は余裕(28%)があるので内部機能の追加は多少は大丈夫そうです
