大まかな基板配置が決まったところでCPU周辺ロジックにどれくらいの規模が必要か検討してみました。これが今想定しているCPLD：EPM7064で収まるかどうかにかかわってきます
動作実績がある以前の自作手製ボードを参考にしてみます
CPUの左側の大きいPLCC：XC95108はバス制御信号生成、下側の小さいPLCC：XC9572はアドレスデコーダの機能をインプリメントしてあります。自作あるあるでちゃんと設計仕様書をのこしてないのでうろ覚えの記憶と開発時のフォルダに残っているファイルからリバースエンジニアリングするしかありません
XILINXのCPLDはもうずいぶん使ってないので果たして開発ツールXilinx Design Suite Ver14.7が起動するのか・・
Windows10では動作しないとか、ライセンスが切れてるとか言われないかちょっとヒヤヒヤしましたが無事起動。ロジック図やフィッティング結果を取り出せました
まずバス制御信号生成i486buscのロジック：
時間の流れは恐ろしい。もう15年以上前のファイルです。しかもこれから同じレベルのことをやろうとしているという進歩の無さ・・ というかこの時点で既にマクロセル108個、外部IOピン69本をほぼ使い切っていてEPM7064に入るわけないじゃんとなるのですが。
最初の開発なので試行錯誤のため設定をH/Lで固定やレジスタでプログラマブルにしていたり、ほぼ使わないウオッチドッグタイマなど余計なロジックがあるのでここらへんは削減できるでしょう。
つづいてアドレスデコーダi486adrsのロジック：
これは出力は少ないのですが入力としてアドレス線を大量（A31～A4）に引き込んでフルデコードしてます
これはイメージ出ること承知で引き込むアドレス線を減らすか、アドレス決め打ち固定ならばゲート外付けでよいでしょう
