V53制御ロジック設計

アドレスデコーダ、制御信号の生成はすべてCPLDで行っています。
ハード設計段階で信号を適当にCPLDにつないでおけば後でゆっくり
ロジック設計ができるので非常に楽です。
ザイリンクスＷＥＢＰＡＣＫで回路図入力してＸＣ９５７２にフィットさせると
マクロセル消費率はたった１５％でした。