ＤＲＡＭ制御修正

ＲＯＭライタ上のＩ/Ｏポート0x200008番地を叩き続けるループを回したときの波形です

 

上から空き、/ＣＳ1、/ＣＳ2、/ＨＷＲ、/ＲＤですがＩ／Ｏポートがある/CS1がアサートされる期間もDRAMの/CS2がLowになりっぱなしになっています

これではDRAMのデータと衝突する可能性があります

 

 

あらためて内部レジスタの初期化を見直すとDRAM制御レジスタ/RASダウンモードに設定されていることがわかりました。

これは同じブロックにあるDRAMを連続してアクセスする場合/RAS（/CSｎ）をアサートしたままにしておいてバースト読出しを継続できるようにするしくみのようです。

 

マニュアルにも

「外部空間にDRAM 以外のデバイスを接続し、HWR、LWRをライトストローブとして使用する場合、RASダウンモードは使用できませんので注意してください。」ときちんと書いてありました

 

 

DRAM コントロールレジスタA（DRCRA）は元々、サンプルプログラムをそのまま持ってきて0x3Cをセットしていましたがビット2： RAS ダウンモード（RDM）を0にした0x38に修正。

同じループを回してみると、今度は/CS1がアサートされる期間中は/CS2がHighに戻りバスの競合なくなったことがわかります

 

 

テストプログラムも正常に動作するようになりました。

 

 

マイクロコントローラにはすでにいろいろI/Oが内蔵されているので普通はI/Oを外部拡張してまでして使うことは少ないですが、さらにDRAM制御も共存したために起きた失敗でした