デコーダ設計

最後に気になったところはＧＡＬ内のロジック設計です。今回の回路変更でＧＡＬへの入出力信号線は次のようになっています。

基本的にメモリやＩ／Ｏへのチップセレクト信号の生成なのでＡＮＤ項だけで合成できる小規模ＰＬＤの最も得意とするところで、例によってハード的にＧＡＬへの接続のみしておいて基板が完成してからゆっくり内部ロジックを考えればいいやと思ってました。　　

今回想定している等価ロジックは回路図で示すとこのような感じです。

アドレスデコードだけで言うとごく単純。余裕で２２Ｖ１０へインプリメントできるものです。ただちょっと心配なのが今回追加したメモリＷＥ信号の切替回路（赤枠部分）です。ＧＡＬ内に１ビットの出力レジスタを準備してデータラインＤ0をラッチしてモード切替する手筈でした。

ところがこの１個のラッチがクセモノです。