CPU実験室

誰も見向きもしない古いCPUをいじって動かしてみようというプロジェクトです

デコーダ設計

最後に気になったところはGAL内のロジック設計です。今回の回路変更でGALへの入出力信号線は次のようになっています。

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基本的にメモリやI/Oへのチップセレクト信号の生成なのでAND項だけで合成できる小規模PLDの最も得意とするところで、例によってハード的にGALへの接続のみしておいて基板が完成してからゆっくり内部ロジックを考えればいいやと思ってました。  

今回想定している等価ロジックは回路図で示すとこのような感じです。

 

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アドレスデコードだけで言うとごく単純。余裕で22V10へインプリメントできるものです。ただちょっと心配なのが今回追加したメモリWE信号の切替回路(赤枠部分)です。GAL内に1ビットの出力レジスタを準備してデータラインD0をラッチしてモード切替する手筈でした。

ところがこの1個のラッチがクセモノです。