ウェイトジェネレータのカウンタはタップをQCに変更し、4waitとしました。以下はマニュアルのタイミングチャートを切り貼りして作ったイメージです
RDY#は4カウント後にアサートされますがその間T2の後縁でチェックされウェイトサイクルが挿入されます。これでT1サイクルを含め1/32MHz*5=156ns程度となりROMのアクセス時間に間に合います。I/Oもこれでいいでしょう。カウントは3waitでもいいかもしれません。一方SRAM：HM621664HJP-20はアクセスタイム20nsを保証しているのでこちらはノーウェイトでいけそうです。アクセスエリア毎にウェイト数を変えるのはいずれやってみます。
ボード上でのウェイトの状況です。RDY#の幅が設計通り125nsになっています
ch1:ADS#、ch2:RDY#
最小ループのフェッチサイクルは約5.4MHz程度で倍まではいきませんが多少高速化しました
ch1:データバスD2、ch2:ROMのアドレスバスA2
