T805のデータバス幅は32ビット、アドレス空間は32ビットでCPUからは全ビットマルチプレクスされて出力されています。そのためアドレスラッチも32ビット、8ビットラッチ74HC573だったら4個必要と考えて設計しましたが、実際に配置できるメモリはごくわずかで256kビット（32kbyte）メモリならたかだか15ビットもあれば全域をアクセスできます
そこでSRAMは256kビットのものを使い、ROMも4Mビットのアドレス上位3ビットをLに固定することで512kビットに制限することにしました。これでアドレスバスは16本、ラッチは2個で済みます。アドレス空間のどこにマッピングするかの上位アドレスのデコードはラッチも含めCPLDに任せることにします。一方データバスはこの程度の回路規模であればバッファは省略しても大丈夫そうなので74HC245×4個はざっくり削除。グルーロジックが一気に減りました。
メモリはDIPにするか表面実装にするか悩むところです。表面実装にすると表側にパタンが集中するのとピン間1本しか通せないので意外と配線効率が上がりません。ただやはりパッケージの占有面積の小ささにはDIPは敵わないので、ここは表面実装品を選択。リンク入出力コネクタなどさらに回路図入力を進めています
