バスの動きから見て書込み信号/WRがアクティブの時、データバス最上位ROM3の出力がイネーブルになってしまっているのは明らかです。
ROM周りの回路図を確認しました。整然とバス・信号線が引かれているように見えます
ですがROM3のあたりを見てみると・・
あらら、やらかしてます
ROM3だけ/WEピンへ/RD信号、/OEピンへ/WR信号という具合で読出し、書込みがまるで逆になってました。
これはERCには引っかからないし、パタン図で/RDの引き回しを見ればROM3だけ変なところにつながっているのは一目瞭然ですが普通はさすがにそこまでは見切れません。
/RD信号の布線をハイライト表示
何でこうなっちゃったのか？回路図を入力するときなるべく配線がクロスしないよう見た目キレイにすることに腐心していたのが原因かもです。
まえの8086プロジェクトで割込みコントローラi8259への結線で/WR、/RDをテレコにしてしまうという全く同じミスをしています。そのときは既製ライブラリのミスが引き金になりましたが、今回は完全に自分のポカミスでした。
